在PCB設計中，高速高密已然成為發展的趨勢，更高的速率意味著信號對時序的要求越發的嚴格，高密的走線意味著信號走線間的串擾更加嚴重。本文將會通過理論分析和仿真驗證相結合的方式跟大家一起了解串擾是如何影響信號傳輸的時延。

作為一種端接，ODT可以減小反射，對信號質量的改善顯而易見，SI攻城獅很喜歡；作為一種片內端接，由于去掉了PCB上的終端電阻，大大的簡化了設計，Layout攻城獅很鐘意；作為一種可以靈活配置的片內端接，硬件攻城獅也愛不釋手。那么，ODT真的是萬能的嗎？

在電路系統中，電容是不可或缺的，并在多種電路中發揮著不同的作用，今天就給大家介紹一種性能逆天的三端子電容

封裝基板（Package Substrate）是半導體芯片的載體。為芯片提供連接、保護、支撐、散熱、組裝等功效，以實現多引腳化，縮小產品體積、改善電性能及散熱性、

對信號而言，時序一直是我們關注的重點，特別是在信號速率越來越高的趨勢下，未來信號對時序的要求也將會更加的嚴格。本文將通過知識理論與仿真驗證相結合的方式和大家一起深入了解傳輸線上時延的計算以及什么情況下會存在時延的差異并會對信號的時序造成影響。

對于信號完整性的初學者來說，反射與端接都是一個不可逃避的話題，在學習或項目研發過程中可能也是深受其擾。本文通過對反彈圖的理論推導，利用Sigyity工具做仿真驗證，和大家一起深入了解反射的產生過程以及反射對信號波形的影響。